Beschleunigte FPGA- und Asic-Verifikation
MathWorks gibt bekannt, dass HDL Verifier mit dem aktuell vorliegenden Release 2019b Support für Universal Verification Methodology (UVM) bietet. Mittels HDL Verifier können Verifikationsingenieure von FPGA- und Asic-Entwürfen UVM-Komponenten sowie Testumgebungen direkt aus Simulink-Modellen erstellen und diese in Simulatoren einsetzen, die UVM unterstützen.
(Bild: MathWorks GmbH)
Eine kürzlich von der Wilson Research Group durchgeführte Studie ergab, dass 48% der FPGA-Entwurfsprojekte bzw. 71% der Asic-Entwurfsprojekte bei der Entwurfsverifikation auf UVM zurückgreifen. Normalerweise erstellen Algorithmenentwickler und Systemarchitekten neue Algorithmusinhalte in Matlab und Simulink. Anschließend nutzen Ingenieure die Modelle als Referenz, wenn sie den Code für RTL-Testumgebungen händisch programmieren. Mithilfe von HDL Verifier können Verifikationsingenieure automatisch UVM-Komponenten aus Modellen auf Systemebene erzeugen, die bereits in Simulink entwickelt wurden. Durch neue Funktionen, beispielsweise die Erstellung von UVM-Komponenten, SystemVerilog-Assertions und SystemVerilog DPI-Komponenten aus Matlab und Simulink, bietet HDL Verifier den für die Produktionsverifikation von Asics und FPGAs verantwortlichen Entwurfsverifikations-Teams nun zusätzliche Unterstützung. Einhergehend mit der Entwicklung strikter Testumgebungen in HDL-Simulatoren durch händisches Programmieren in SystemVerilog können diese Entwurfsverifikations-Teams die zur Verifikation erforderlichen Komponenten nun direkt aus bestehenden Matlab- und Simulink-Modellen heraus erzeugen und die Modelle für eine schnellere Erstellung von Umgebungen zur Produktionsverifikation nutzen.
